XC3S50A-4VQG100C Puces IC programmables Spartan-3 FPGA Field-Programmable Gate Arrays

Famille de FPGA Spartan-3

Introduction

La famille Spartan®-3 de matrices de portes programmables par l'utilisateur est spécialement conçue pour répondre aux besoins des applications électroniques grand public à volume élevé et sensibles aux coûts.La famille de huit membres offre des densités allant de 50 000 à cinq millions de portes système, comme indiqué dans le tableau 1.

La famille Spartan-3 s'appuie sur le succès de la famille Spartan-IIE précédente en augmentant la quantité de ressources logiques, la capacité de la RAM interne, le nombre total d'E/S et le niveau global de performances ainsi qu'en améliorant l'horloge. les fonctions de gestion.De nombreuses améliorations dérivent de la technologie de la plate-forme Virtex®-II.Ces améliorations du FPGA Spartan-3, combinées à une technologie de processus avancée, offrent plus de fonctionnalités et de bande passante par dollar qu'auparavant, établissant de nouvelles normes dans l'industrie de la logique programmable.

En raison de leur coût exceptionnellement bas, les FPGA Spartan-3 sont parfaitement adaptés à une large gamme d'applications électroniques grand public, y compris l'accès haut débit, les réseaux domestiques, l'affichage/projection et les équipements de télévision numérique.

La famille Spartan-3 est une alternative supérieure aux ASIC programmés par masque.Les FPGA évitent le coût initial élevé, les longs cycles de développement et la rigidité inhérente des ASIC conventionnels.De plus, la programmabilité FPGA permet des mises à niveau de conception sur le terrain sans remplacement de matériel nécessaire, une impossibilité avec les ASIC.

Les FPGA Spartan-3 sont la première plate-forme parmi plusieurs au sein des FPGA de génération Spartan-3.

Caractéristiques

• Solution logique à faible coût et hautes performances pour les applications grand volume orientées client

- Densités jusqu'à 74 880 cellules logiques

• Signalisation d'interface SelectIO™

- Jusqu'à 633 broches d'E/S

- Taux de transfert de données de 622 Mb/s par E/S

- 18 normes de signal asymétriques

- 8 normes d'E/S différentielles dont LVDS, RSDS

- Terminaison par impédance contrôlée numériquement

- Oscillation du signal allant de 1,14 V à 3,465 V

- Prise en charge du double débit de données (DDR)

- DDR, DDR2 SDRAM prenant en charge jusqu'à 333 Mbps

• Ressources logiques

- Cellules logiques abondantes avec capacité de registre à décalage

- Multiplexeurs larges et rapides

- Logique de report d'anticipation rapide

- Multiplicateurs dédiés 18 x 18

- Logique JTAG compatible avec IEEE 1149.1/1532

• Mémoire hiérarchique SelectRAM™

- Jusqu'à 1 872 Kbits de bloc RAM total

- Jusqu'à 520 Kbits de RAM totale distribuée

• Gestionnaire d'horloge numérique (jusqu'à quatre DCM)

- Élimination du décalage d'horloge

- Synthèse de fréquence

- Déphasage haute résolution

• Huit lignes d'horloge mondiales et routage abondant

• Entièrement pris en charge par les systèmes de développement logiciel Xilinx ISE® et WebPACK™

• Processeur MicroBlaze™ et PicoBlaze™, PCI®, PCI Express® PIPE Endpoint et autres cœurs IP

• Options d'emballage sans plomb

• Variante de la famille automobile Spartan-3 XA

Notes maximales absolues

Remarques:

1. Les contraintes au-delà de celles répertoriées sous Valeurs maximales absolues peuvent causer des dommages permanents à l'appareil.Ce ne sont que des cotes de stress;le fonctionnement fonctionnel de l'appareil dans ces conditions ou dans d'autres conditions autres que celles répertoriées dans les conditions de fonctionnement recommandées n'est pas implicite.L'exposition à des conditions d'évaluation maximale absolue pendant de longues périodes affecte négativement la fiabilité de l'appareil.

2. Toutes les broches d'E/S utilisateur et à double usage (DIN/D0, D1–D7, CS_B, RDWR_B, BUSY/DOUT et INIT_B) sont alimentées par le rail d'alimentation VCCO de la banque associée.Maintenir le VIN à moins de 500 mV des rails VCCO ou du rail de masse associés garantit que les jonctions de diodes internes qui existent entre chacune de ces broches et les rails VCCO et GND ne s'allument pas.Le tableau 31 spécifie la plage de VCCO utilisée pour déterminer la limite maximale.Les tensions d'entrée en dehors de la plage de tension de -0,5 V à VCCO+0,5 V sont autorisées à condition que la valeur nominale de la diode de serrage d'entrée IIK soit respectée et que pas plus de 100 broches dépassent la plage simultanément.Les limites VIN s'appliquent aux composantes CC et CA des signaux.Des solutions d'application simples sont disponibles qui montrent comment gérer les dépassements/sous-dépassement ainsi que la conformité PCI.Reportez-vous aux notes d'application suivantes : "Powering and Configuration Spartan-3 Generation FPGAs in Compliant PCI Applications" (XAPP457) et "Virtex®-II Pro / Virtex-II Pro X 3.3VI/O Design Guidelines" (XAPP659).

3. Toutes les broches dédiées (M0–M2, CCLK, PROG_B, DONE, HSWAP_EN, TCK, TDI, TDO et TMS) sont alimentées par le rail VCCAUX (2,5 V).Le respect de la limite VIN max garantit que les jonctions de diodes internes qui existent entre chacune de ces broches et le rail VCCAUX ne s'allument pas.Le tableau 31 spécifie la plage VCCAUX utilisée pour déterminer la limite maximale.Lorsque VCCAUX est à son niveau de fonctionnement maximum recommandé (2,625V), VIN max < 3,125V.Tant que la spécification VIN max est respectée, la contrainte d'oxyde n'est pas possible.Pour plus d'informations sur l'utilisation de signaux 3,3 V, consultez l'interface de configuration tolérante à 3,3 V, page 46. Voir XAPP459, « Eliminating I/O Coupling Effects when Interfaceing Large-Swing Single-Ended Signals to User I/O Pins ».

4. Pour les directives de soudure, voir « Emballage de l'appareil et caractéristiques thermiques » (UG112) et « Directives de mise en œuvre et de refusion de soudure pour les boîtiers sans plomb » (XAPP427).

Offre d'achat d'actions (vente à chaud)