Présentation de la famille Spartan-6

Description générale
 
La famille Spartan®-6 offre des capacités d'intégration de systèmes de pointe avec le coût total le plus bas pour les applications à volume élevé.
 
La famille de treize membres offre des densités étendues allant de 3 840 à 147 443 cellules logiques, avec la moitié de la consommation d'énergie des familles Spartan précédentes, et une connectivité plus rapide et plus complète.
 
Construite sur une technologie de processus cuivre basse consommation 45 nm mature qui offre un équilibre optimal entre coût, puissance et performances, la famille Spartan-6 offre une nouvelle logique de table de recherche (LUT) à 6 entrées à double registre plus efficace et une riche sélection de blocs intégrés au niveau du système.
 
Ceux-ci incluent des blocs RAM de 18 Ko (2 x 9 Ko), des tranches DSP48A1 de deuxième génération, des contrôleurs de mémoire SDRAM, des blocs de gestion d'horloge en mode mixte améliorés, la technologie SelectIO™, des blocs d'émetteur-récepteur série haute vitesse optimisés en puissance, des blocs Endpoint compatibles PCI Express®, des modes de gestion de l'alimentation au niveau du système, options de configuration de détection automatique et sécurité IP améliorée avec protection AES et Device DNA.
 
Ces fonctionnalités offrent une alternative programmable à faible coût aux produits ASIC personnalisés avec une facilité d'utilisation sans précédent.Les FPGA Spartan-6 offrent la meilleure solution pour les conceptions logiques à haut volume, les conceptions DSP orientées consommateur et les applications embarquées sensibles aux coûts.
 
Les FPGA Spartan-6 sont la base de silicium programmable pour les plates-formes de conception ciblées qui fournissent des composants logiciels et matériels intégrés qui permettent aux concepteurs de se concentrer sur l'innovation dès le début de leur cycle de développement.
 
Résumé des fonctionnalités du FPGA Spartan-6
• Famille Spartan-6 :
• FPGA Spartan-6 LX : logique optimisée
• FPGA Spartan-6 LXT : connectivité série haut débit
• Conçu pour un faible coût
• Plusieurs blocs intégrés efficaces
• Sélection optimisée des normes d'E/S
• Coussinets décalés
 
• Emballages câblés en plastique à grand volume
• Faible puissance statique et dynamique
• Processus 45 nm optimisé pour le coût et la faible consommation d'énergie
• Mode veille prolongée pour une alimentation nulle
• Le mode suspension maintient l'état et la configuration avec réveil multi-broches, amélioration du contrôle
• Tension de base de 1,0 V à faible puissance (FPGA LX, -1L uniquement)
• Tension de cœur haute performance de 1,2 V (FPGA LX et LXT, niveaux de vitesse -2, -3 et -4)
• Banques d'interfaces SelectIO™ multi-tensions et multi-standards
 
• Jusqu'à 1 050 Mb/s de taux de transfert de données par E/S différentielle
• Entraînement de sortie sélectionnable, jusqu'à 24 mA par broche
• Normes et protocoles de 3,3 V à 1,2 VI/O
• Interfaces de mémoire HSTL et SSTL à faible coût
• Conformité au remplacement à chaud
• Vitesses de balayage d'E/S réglables pour améliorer l'intégrité du signal
• Émetteurs-récepteurs série GTP haut débit dans les FPGA LXT
 
• Jusqu'à 3,125 Gb/s • Interfaces haut débit, notamment : Serial ATA, Aurora, Ethernet 1G, PCI Express, OBSAI, CPRI, EPON, GPON, DisplayPort et XAUI
• Bloc Endpoint intégré pour les conceptions PCI Express (LXT)
• Prise en charge de la technologie PCI® à faible coût compatible avec les spécifications 33 MHz, 32 et 64 bits.
• Tranches DSP48A1 efficaces
• Traitement de l'arithmétique et du signal hautes performances
 
• Multiplicateur rapide 18 x 18 et accumulateur 48 bits
• Capacité de pipeline et de cascade
• Pré-additionneur pour faciliter les applications de filtres
• Blocs de contrôleur de mémoire intégrés
• Prise en charge DDR, DDR2, DDR3 et LPDDR
• Débits de données jusqu'à 800 Mb/s (bande passante maximale de 12,8 Gb/s)
• Structure de bus multiport avec FIFO indépendant pour réduire les problèmes de synchronisation de conception
• Ressources logiques abondantes avec une capacité logique accrue
 
• Prise en charge optionnelle du registre à décalage ou de la RAM distribuée
• Les LUT efficaces à 6 entrées améliorent les performances et minimisent la consommation d'énergie
• LUT avec deux bascules pour les applications centrées sur les pipelines
• Bloquer la RAM avec une large gamme de granularité
• Bloc RAM rapide avec activation d'écriture d'octets
• Blocs de 18 Ko pouvant être programmés en option comme deux blocs RAM de 9 Ko indépendants
 
• Vignette de gestion de l'horloge (CMT) pour des performances améliorées
• Synchronisation silencieuse et flexible
• Les gestionnaires d'horloge numérique (DCM) éliminent le décalage d'horloge et la distorsion du cycle de service
• Boucles à verrouillage de phase (PLL) pour une synchronisation à faible gigue
• Synthèse de fréquence avec multiplication, division et déphasage simultanés
 
• Seize réseaux d'horloges mondiales à faible biais
• Configuration simplifiée, prend en charge les normes à faible coût
• Configuration de détection automatique à 2 broches
• Large prise en charge SPI tiers (jusqu'à x4) et flash NOR
• Plate-forme Flash Xilinx riche en fonctionnalités avec JTAG
• Prise en charge de MultiBoot pour la mise à niveau à distance avec plusieurs flux binaires, à l'aide de la protection par chien de garde
• Sécurité renforcée pour la protection de la conception
• Identifiant unique de l'ADN de l'appareil pour l'authentification de la conception
 

 
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