MT48LC32M8A2FB-75: puces IC programmables D TR DRAM synchrone 256 Mo x4 x8 x16 SDRAM

MT48LC32M8A2 puces IC programmables DRAM synchrone 256 Mo x4 x8 x16 SDRAM

DRAM synchrone

MT48LC64M4A2 - 16 Meg x 4 x 4 banques

MT48LC32M8A2 - 8 Meg x 8 x 4 banques

MT48LC16M16A2 – 4 Meg x 16 x 4 banques

Caractéristiques

• Compatible PC100 et PC133

• Entièrement synchrone ;tous les signaux enregistrés sur le front positif de l'horloge système

• Opération canalisée interne ;l'adresse de la colonne peut être modifiée à chaque cycle d'horloge

• Banques internes pour masquer l'accès aux lignes/la précharge

• Longueurs de rafales programmables : 1, 2, 4, 8 ou pleine page

• Précharge automatique, inclut la précharge automatique simultanée et les modes de rafraîchissement automatique

• Mode d'auto-actualisation

• 64 ms, rafraîchissement de 8 192 cycles

• Entrées et sorties compatibles LVTTL

• Alimentation simple +3,3 V ±0,3 V

Options Marquage

• Configurations

– 64 Mo x 4 (16 Mo x 4 x 4 banques) 64M4

– 32 Mo x 8 (8 Mo x 8 x 4 banques) 32M8

– 16 Meg x 16 (4 Meg x 16 x 4 banques) 16M16

• Récupération d'écriture (^tWR)

–^tWR = "2 CLK"¹A2

• Emballage plastique – OCPL²

– OCPL TSOP II 54 broches²(400 mil) TG

(standard)

– TSOP II OCPL2 54 broches (400 mil) P

Sans plomb

– FBGA 60 billes (x4, x8) (8mm x 16mm) FB

– FBGA 60 billes (x4, x8) BB sans Pb

(8mm x 16mm)

– 54 billes VFBGA (x16) (8mm x 14mm) FG

– 54 billes VFBGA (x16) BG sans Pb

(8mm x 14mm)

• Temporisation (temps de cycle)

– 6.0ns @ CL = 3 (x8, x16 uniquement) -6A

– 7.5ns @ CL = 3 (PC133) -75

– 7.5ns @ CL = 2 (PC133) -7E

• Auto-actualisation

– Standard Aucun

– Faible puissance L³

• Plage de température de fonctionnement

– Commercial (0°C à +70°C) Aucun

– Informatique industrielle (–40°C à +85°C)

• Révision de conception : D

Remarques : 1. Reportez-vous à la note technique Micron : TN-48-05.

2. Ligne de séparation décentrée.

3. Contactez Micron pour connaître la disponibilité.

Description générale

La SDRAM de 256 Mo est une mémoire vive dynamique CMOS haute vitesse contenant 268 435 456 bits.Il est configuré en interne comme une DRAM à quatre bancs avec une interface synchrone (tous les signaux sont enregistrés sur le front positif du signal d'horloge, CLK).Chacune des banques de 67 108 864 bits du x4 est organisée en 8 192 lignes sur 2 048 colonnes sur 4 bits.Chacune des banques de 67 108 864 bits du x8 est organisée en 8 192 lignes sur 1 024 colonnes sur 8 bits.Chacune des banques de 67 108 864 bits du x16 est organisée en 8 192 lignes sur 512 colonnes sur 16 bits.

Les accès en lecture et en écriture à la SDRAM sont orientés en rafale ;les accès commencent à un emplacement sélectionné et se poursuivent pour un nombre programmé d'emplacements dans une séquence programmée.Les accès commencent par l'enregistrement d'une commande ACTIVE, qui est ensuite suivie d'une commande READ ou WRITE.Les bits d'adresse enregistrés coïncidant avec la commande ACTIVE sont utilisés pour sélectionner la banque et la ligne auxquelles accéder (BA0, BA1 sélectionnent la banque ; A0–A12 sélectionnent la ligne).Les bits d'adresse enregistrés coïncidant avec la commande READ ou WRITE sont utilisés pour sélectionner l'emplacement de la colonne de départ pour l'accès en rafale.

La SDRAM fournit des longueurs de rafale de lecture ou d'écriture programmables (BL) de 1, 2, 4 ou 8 emplacements, ou la page entière, avec une option de fin de rafale.Une fonction de précharge automatique peut être activée pour fournir une précharge de ligne auto-chronométrée qui est initiée à la fin de la séquence de rafales.

La SDRAM de 256 Mo utilise une architecture interne en pipeline pour obtenir un fonctionnement à grande vitesse.Cette architecture est compatible avec la règle 2n des architectures de prélecture, mais elle permet également de modifier l'adresse de colonne à chaque cycle d'horloge pour obtenir un accès à haut débit entièrement aléatoire.La précharge d'une banque tout en accédant à l'une des trois autres banques masquera les cycles de PRECHARGE et fournira un fonctionnement transparent, à grande vitesse et à accès aléatoire.

La SDRAM de 256 Mo est conçue pour fonctionner dans des systèmes de mémoire 3,3 V.Un mode de rafraîchissement automatique est fourni, ainsi qu'un mode d'économie d'énergie et de mise hors tension.Toutes les entrées et sorties sont compatibles LVTTL.

Les SDRAM offrent des avancées substantielles dans les performances de fonctionnement de la DRAM, y compris la capacité de synchroniser les données en rafale à un débit de données élevé avec la génération automatique d'adresses de colonne, la capacité d'entrelacement entre les banques internes pour masquer le temps de précharge et la capacité de changer de manière aléatoire les adresses de colonne sur chaque cycle d'horloge lors d'un accès en rafale.

Schéma de principe fonctionnel de 64 Mo x 4 SDRAM

Schéma de principe fonctionnel de 32 Mo x 8 SDRAM

Schéma de principe fonctionnel 16 Meg x 16 SDRAM