Présentation de la famille Virtex-5 nouvelle et originale XC5VSX95T-1FF1136C

Présentation de la famille Virtex-5

Description générale

La famille Virtex®-5 offre les fonctionnalités les plus récentes et les plus puissantes du marché des FPGA.Utilisant l'architecture à base de colonnes ASMBL ™ (Advanced Silicon Modular Block) de deuxième génération, la famille Virtex-5 contient cinq plates-formes distinctes (sous-familles), le plus grand choix offert par n'importe quelle famille de FPGA.Chaque plate-forme contient un rapport différent de fonctionnalités pour répondre aux besoins d'une grande variété de conceptions logiques avancées.En plus de la structure logique la plus avancée et la plus performante, les FPGA Virtex-5 contiennent de nombreux blocs de niveau système IP dur, y compris de puissants blocs RAM/FIFO de 36 kbit, des tranches DSP 25 x 18 de deuxième génération, la technologie SelectIO™ avec en impédance contrôlée numériquement, blocs d'interface synchrone à la source ChipSync™, fonctionnalité de surveillance du système, tuiles de gestion d'horloge améliorées avec générateurs d'horloge DCM (Digital Clock Managers) et à boucle à verrouillage de phase (PLL) intégrés, et options de configuration avancées.Les fonctionnalités supplémentaires dépendant de la plate-forme incluent des blocs émetteurs-récepteurs série haute vitesse à puissance optimisée pour une connectivité série améliorée, des blocs terminaux intégrés compatibles PCI Express®, des MAC Ethernet trimodes (contrôleurs d'accès aux médias) et des blocs intégrés à microprocesseur PowerPC® 440 hautes performances.Ces fonctionnalités permettent aux concepteurs logiques avancés d'intégrer les plus hauts niveaux de performances et de fonctionnalités dans leurs systèmes basés sur FPGA.Construits sur une technologie de pointe en cuivre 65 nm, les FPGA Virtex-5 sont une alternative programmable à la technologie ASIC personnalisée.La plupart des conceptions de systèmes avancés nécessitent la puissance programmable des FPGA.Les FPGA Virtex-5 offrent la meilleure solution pour répondre aux besoins des concepteurs de logiques hautes performances, des concepteurs de DSP hautes performances et des concepteurs de systèmes embarqués hautes performances avec des capacités sans précédent de logique, DSP, microprocesseur matériel/logiciel et connectivité.Les plates-formes Virtex-5 LXT, SXT, TXT et FXT incluent une connectivité série haut débit avancée et une capacité de couche liaison/transaction

Résumé des fonctionnalités du FPGA Virtex-5

• Cinq plates-formes LX, LXT, SXT, TXT et FXT

− Virtex-5 LX : applications logiques générales hautes performances

− Virtex-5 LXT : logique hautes performances avec connectivité série avancée

− Virtex-5 SXT : applications de traitement de signal hautes performances avec connectivité série avancée

− Virtex-5 TXT : systèmes hautes performances avec connectivité série avancée à double densité

− Virtex-5 FXT : systèmes embarqués hautes performances avec connectivité série avancée

• Compatibilité multiplateforme

− Les appareils LXT, SXT et FXT sont compatibles avec l'empreinte dans le même boîtier en utilisant une tension réglable

régulateurs

• Structure FPGA la plus avancée, à hautes performances et à utilisation optimale

− Technologie de table de consultation (LUT) réelle à 6 entrées

− Option double 5-LUT

− Amélioration du routage à sauts réduits

− Option de RAM distribuée 64 bits

− Option SRL32/double SRL16

• Synchronisation puissante de la tuile de gestion de l'horloge (CMT)

− Blocs de gestionnaire d'horloge numérique (DCM) pour la mise en mémoire tampon sans retard, la synthèse de fréquence et la phase d'horloge

déplacement

− Blocs PLL pour le filtrage de la gigue d'entrée, la mise en mémoire tampon à retard zéro, la synthèse de fréquence et l'adaptation de phase

division d'horloge

• Bloc RAM/FIFO de 36 Kbits

− Véritables blocs de RAM à double port

− Logique FIFO programmable optionnelle améliorée

− Programmable

- Véritables largeurs de double port jusqu'à x36

- Largeurs simples à deux ports jusqu'à x72

− Circuit de correction d'erreur optionnel intégré

− En option, programmez chaque bloc comme deux blocs indépendants de 18 Kbits

• Technologie SelectIO parallèle haute performance

− Fonctionnement 1,2 à 3,3 VI/O

− Interfaçage source-synchrone utilisant la technologie ChipSync™

− Terminaison active à impédance contrôlée numériquement (DCI)

− Banc d'E/S souple et précis

− Prise en charge de l'interface mémoire haute vitesse

• Tranches DSP48E avancées

− 25 x 18, complément à deux, multiplication

− Additionneur, soustracteur et accumulateur en option

− Canalisation en option

− Fonctionnalité logique bit à bit facultative

− Connexions en cascade dédiées

• Options de configuration flexibles

− Interface SPI et FLASH parallèle

− Prise en charge multi-bitstream avec logique de reconfiguration de secours dédiée

− Capacité de détection automatique de largeur de bus

• Capacité de surveillance du système sur tous les appareils

− Surveillance thermique sur puce/hors puce

− Surveillance de l'alimentation sur puce/hors puce

− Accès JTAG à toutes les grandeurs surveillées

• Blocs Endpoint intégrés pour les conceptions PCI Express

− Plateformes LXT, SXT, TXT et FXT

− Conforme à la spécification de base PCI Express 1.1

− Prise en charge de voies x1, x4 ou x8 par bloc

− Fonctionne en conjonction avec les émetteurs-récepteurs RocketIO™

• MAC Ethernet trimode 10/100/1 000 Mb/s

− Plateformes LXT, SXT, TXT et FXT

− Les émetteurs-récepteurs RocketIO peuvent être utilisés comme PHY ou se connecter à un PHY externe à l'aide de nombreux logiciels MII

(Interface indépendante du support) options

• Émetteurs-récepteurs RocketIO GTP 100 Mb/s à 3,75 Gb/s

− Plateformes LXT et SXT

• Émetteurs-récepteurs RocketIO GTX 150 Mb/s à 6,5 Gb/s

− Plateformes TXT et FXT

• Microprocesseurs PowerPC 440

− Plate-forme FXT uniquement

− Architecture RISC

− Conduite en 7 étapes

− Instruction de 32 Ko et caches de données inclus

− Structure d'interface de processeur optimisée (crossbar)

• Technologie de traitement CMOS cuivre 65 nm

• Tension de noyau de 1,0 V

• Boîtier flip-chip à haute intégrité du signal disponible en options de boîtier standard ou sans plomb

Logique FPGA Virtex-5

• En moyenne, une à deux améliorations de niveau de vitesse par rapport aux appareils Virtex-4

• Registres à décalage variable 32 bits en cascade ou capacité de mémoire distribuée 64 bits

• Architecture de routage supérieure avec routage diagonal amélioré prenant en charge la connectivité bloc à bloc

avec un minimum de houblon

• Jusqu'à 330 000 cellules logiques dont :

− Jusqu'à 207 360 bascules de matrice internes avec activation d'horloge (XC5VLX330)

− Jusqu'à 207 360 tables de consultation (LUT) réelles à 6 entrées avec plus de 13 millions de bits LUT au total

− Deux sorties pour le mode double 5-LUT pour une utilisation améliorée

− Multiplexeurs d'extension logique et registres d'E/S

Technologie d'horloge 550 MHz

• Jusqu'à six tuiles de gestion d'horloge (CMT)

− Chaque CMT contient deux DCM et une PLL - jusqu'à dix-huit générateurs d'horloge au total

− Cascade flexible DCM vers PLL ou PLL vers DCM

− Désalignement et déphasage précis de l'horloge

− Synthèse de fréquence flexible

− Plusieurs modes de fonctionnement pour faciliter les décisions de compromis de performance

− Fréquence d'entrée/sortie maximale améliorée

− Résolution de déphasage à grain fin

− Filtrage de gigue d'entrée

− Fonctionnement à faible consommation

− Large plage de déphasage

• Structure arborescente d'horloge différentielle pour une horloge optimisée à faible gigue et un rapport cyclique précis

• 32 réseaux d'horloge mondiaux

• Horloges régionales, d'E/S et locales en plus des horloges globales

Technologie SelectIO

• Jusqu'à 1 200 E/S utilisateur

• Large choix de normes d'E/S de 1,2 V à 3,3 V

• Extrêmement performant

− Jusqu'à 800 Mb/s HSTL et SSTL (sur toutes les E/S asymétriques)

− Jusqu'à 1,25 Gb/s LVDS (sur toutes les paires d'E/S différentielles)

• Véritable terminaison différentielle sur puce

• Même capture de front aux E/S d'entrée et de sortie

• Prise en charge étendue de l'interface mémoire

Mémoire de bloc intégrée de 550 MHz

• Jusqu'à 16,4 Mbits de mémoire bloc intégrée

• Blocs de 36 Kbits avec mode double 18 Kbits en option

• Véritables cellules RAM à double port

• Sélection de largeur de port indépendante (x1 à x72)

− Jusqu'à x36 au total par port pour un véritable fonctionnement à deux ports

− Jusqu'à x72 au total par port pour un fonctionnement simple à deux ports (un port de lecture et un port d'écriture)

− Bits de mémoire plus prise en charge de la mémoire de parité/bande latérale pour les largeurs x9, x18, x36 et x72

− Configurations de 32K x 1 à 512 x 72 (8K x 4 à 512 x 72 pour le fonctionnement FIFO)

• Logique de prise en charge multi-taux FIFO

− Indicateur plein et vide avec indicateurs entièrement programmables presque plein et presque vide

• Prise en charge FIFO synchrone sans incertitude de drapeau

• Étages de pipeline en option pour des performances supérieures

• Capacité d'écriture d'octets

• Routage en cascade dédié pour former une mémoire 64K x 1 sans utiliser le routage FPGA

• ECC en option intégré pour les exigences de mémoire haute fiabilité

• Conception spéciale à puissance réduite pour un fonctionnement à 18 kbits (et moins)

Tranches DSP48E 550 MHz

• 25 x 18 multiplication en complément à deux

• Étapes de pipeline en option pour des performances améliorées

• Accumulateur 48 bits en option pour l'opération d'accumulation multiple (MACC) avec accumulateur en option

cascade à 96 bits

• Additionneur intégré pour une opération de multiplication complexe ou de multiplication-addition

• Modes de fonctionnement logique bit à bit facultatifs

• Registres C indépendants par tranche

• Entièrement cascadable dans une colonne DSP sans ressources de routage externes