Puce de circuit intégré AT28C256-15PU 256K (32K x 8) EEPROM parallèle paginée

AT28C256-15PU Puce intégrée 256K (32K x 8) EEPROM parallèle paginée

Caractéristiques

Temps d'accès en lecture rapide - 150 ns

Opération d'écriture de page automatique - Adresse interne et verrous de données pour 64 octets - Minuterie de contrôle interne

Temps de cycle d'écriture rapide – Temps de cycle d'écriture de page : 3 ms ou 10 ms maximum – Opération d'écriture de page de 1 à 64 octets

Faible dissipation de puissance - Courant actif 50 mA - Courant de veille CMOS 200 µA

Protection des données matérielles et logicielles

Interrogation de données pour la détection de fin d'écriture

Technologie CMOS haute fiabilité – Endurance : 104 ou 105 cycles – Conservation des données : 10 ans

Alimentation simple 5V ± 10%

Entrées et sorties compatibles CMOS et TTL

Brochage à l'échelle de l'octet approuvé par JEDEC

Plages de températures militaires et industrielles complètes

Option d'emballage vert (sans plomb/halogénure)

1. Descriptif

L'AT28C256 est une mémoire morte programmable et effaçable électriquement hautes performances.Ses 256 Ko de mémoire sont organisés en 32 768 mots sur 8 bits.Fabriqué avec la technologie CMOS non volatile avancée d'Atmel, l'appareil offre des temps d'accès jusqu'à 150 ns avec une dissipation de puissance de seulement 440 mW.Lorsque l'appareil est désélectionné, le courant de veille CMOS est inférieur à 200 µA.L'AT28C256 est accessible comme une RAM statique pour le cycle de lecture ou d'écriture sans avoir besoin de composants externes.L'appareil contient un registre de page de 64 octets permettant d'écrire jusqu'à 64 octets simultanément.Pendant un cycle d'écriture, les adresses et 1 à 64 octets de données sont verrouillés en interne, libérant l'adresse et le bus de données pour d'autres opérations.Après le lancement d'un cycle d'écriture, l'appareil écrira automatiquement les données verrouillées à l'aide d'un temporisateur de contrôle interne.La fin d'un cycle d'écriture peut être détectée par DATA Polling de I/O7.Une fois la fin d'un cycle d'écriture détectée, un nouvel accès pour une lecture ou une écriture peut commencer.L'AT28C256 d'Atmel possède des fonctionnalités supplémentaires pour garantir une qualité et une fabricabilité élevées.L'appareil utilise une correction d'erreur interne pour une endurance prolongée et des caractéristiques de rétention de données améliorées.Un mécanisme de protection des données logicielles en option est disponible pour se prémunir contre les écritures par inadvertance.L'appareil comprend également 64 octets supplémentaires d'EEPROM pour l'identification ou le suivi de l'appareil.

2. Configurations des broches

4. Fonctionnement de l'appareil

4.1 Lire

L'AT28C256 est accessible comme une RAM statique.Lorsque CE et OE sont bas et WE est haut, les données stockées à l'emplacement de mémoire déterminé par les broches d'adresse sont affirmées sur les sorties.Les sorties sont mises à l'état d'impédance élevée lorsque CE ou OE est élevé.Ce contrôle à double ligne donne aux concepteurs la flexibilité d'empêcher les conflits de bus dans leur système.

4.2 Écriture d'octets

Une impulsion basse sur l'entrée WE ou CE avec CE ou WE bas (respectivement) et OE haut initie un cycle d'écriture.L'adresse est verrouillée sur le front descendant de CE ou WE, selon la dernière éventualité.Les données sont verrouillées par le premier front montant de CE ou WE.Une fois qu'une écriture d'octet a été lancée, elle se chronométrera automatiquement jusqu'à la fin.Une fois qu'une opération de programmation a été initiée et pendant la durée de tWC, une opération de lecture sera effectivement une opération d'interrogation.

4.3 Écriture de pages

L'opération d'écriture de page de l'AT28C256 permet d'écrire de 1 à 64 octets de données dans l'appareil pendant une seule période de programmation interne.Une opération d'écriture de page est initiée de la même manière qu'une écriture d'octet ;le premier octet écrit peut alors être suivi de 1 à 63 octets supplémentaires.Chaque octet successif doit être écrit dans les 150 µs (tBLC) de l'octet précédent.Si la limite tBLC est dépassée, l'AT28C256 cessera d'accepter des données et commencera l'opération de programmation interne.Tous les octets d'une opération d'écriture de page doivent résider sur la même page, comme défini par l'état des entrées A6 - A14.Pour chaque transition WE haut vers bas pendant l'opération d'écriture de page, A6 - A14 doit être le même.Les entrées A0 à A5 sont utilisées pour spécifier quels octets de la page doivent être écrits.Les octets peuvent être chargés dans n'importe quel ordre et peuvent être modifiés au cours de la même période de chargement.Seuls les octets spécifiés pour l'écriture seront écrits ;le cycle inutile d'autres octets dans la page ne se produit pas.

4.4 Interrogation de DONNÉES

L'AT28C256 dispose de DATA Polling pour indiquer la fin d'un cycle d'écriture.Au cours d'un cycle d'écriture d'octet ou de page, une tentative de lecture du dernier octet écrit se traduira par le complément des données écrites à présenter sur I/O7.Une fois le cycle d'écriture terminé, les vraies données sont valides sur toutes les sorties et le cycle d'écriture suivant peut commencer.L'interrogation des données peut commencer à tout moment pendant le cycle d'écriture

4.5 Bit à bascule

En plus de DATA Polling, l'AT28C256 fournit une autre méthode pour déterminer la fin d'un cycle d'écriture.Pendant l'opération d'écriture, des tentatives successives de lecture de données à partir du périphérique entraîneront le basculement de l'E/S6 entre un et zéro.Une fois l'écriture terminée, I/O6 arrêtera de basculer et des données valides seront lues.La lecture du bit de basculement peut commencer à tout moment pendant le cycle d'écriture.

4.6 Protection des données

Si des précautions ne sont pas prises, des écritures involontaires peuvent se produire lors des transitions de l'alimentation du système hôte.Atmel a intégré à la fois des fonctionnalités matérielles et logicielles qui protégeront la mémoire contre les écritures par inadvertance.

4.6.1 Protection matérielle

Les caractéristiques matérielles protègent contre les écritures par inadvertance sur l'AT28C256 des manières suivantes : (a) Détection VCC – si VCC est inférieur à 3,8 V (typique), la fonction d'écriture est inhibée ;(b) Délai de mise sous tension VCC - une fois que VCC a atteint 3,8 V, l'appareil expirera automatiquement 5 ms (typique) avant d'autoriser une écriture ;(c) inhibition d'écriture - maintenir l'un quelconque des niveaux OE bas, CE haut ou WE haut inhibe les cycles d'écriture ;et (d) filtre de bruit – des impulsions de moins de 15 ns (typiques) sur les entrées WE ou CE ne déclencheront pas de cycle d'écriture.

4.6.2 Protection des données du logiciel

Une fonction de protection des données contrôlée par logiciel a été implémentée sur l'AT28C256.Lorsqu'elle est activée, la protection logicielle des données (SDP) empêchera les écritures par inadvertance.La fonction SDP peut être activée ou désactivée par l'utilisateur ;l'AT28C256 est expédié d'Atmel avec SDP désactivé.

SDP est activé par le système hôte émettant une série de trois commandes d'écriture ;trois octets de données spécifiques sont écrits à trois adresses spécifiques (voir l'algorithme « Software Data Protection »).Après l'écriture de la séquence de commande de 3 octets et après tWC, l'ensemble de l'AT28C256 sera protégé contre les opérations d'écriture par inadvertance.Il convient de noter qu'une fois protégé, l'hôte peut toujours effectuer une écriture d'octet ou de page sur l'AT28C256.Cela se fait en faisant précéder les données à écrire par la même séquence de commandes de 3 octets utilisée pour activer SDP.

Une fois défini, le SDP restera actif à moins que la séquence de commande de désactivation ne soit émise.Les transitions d'alimentation ne désactivent pas le SDP et le SDP protégera l'AT28C256 pendant les conditions de mise sous tension et hors tension.Toutes les séquences de commandes doivent être conformes aux spécifications de synchronisation d'écriture de page.Les données dans les séquences de commandes d'activation et de désactivation ne sont pas écrites dans le dispositif et les adresses mémoire utilisées dans la séquence peuvent être écrites avec des données dans une opération d'écriture d'octet ou de page.

Après avoir défini SDP, toute tentative d'écriture sur l'appareil sans la séquence de commande de 3 octets démarrera les temporisateurs d'écriture internes.Aucune donnée ne sera écrite sur l'appareil ;cependant, pendant la durée du tWC, les opérations de lecture seront effectivement des opérations d'interrogation.4.7 Identification de l'appareil 64 octets supplémentaires de mémoire EEPROM sont à la disposition de l'utilisateur pour l'identification de l'appareil.En élevant A9 à 12V ± 0,5V et en utilisant les emplacements d'adresse 7FCOH à 7FFFH, les octets supplémentaires peuvent être écrits ou lus de la même manière que la matrice de mémoire normale.

4.8 Mode d'effacement de puce en option

L'ensemble de l'appareil peut être effacé à l'aide d'un code logiciel de 6 octets.Veuillez consulter la note d'application "Software Chip Erase" pour plus de détails

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