Programme programmable de champ d'ICS de logique d'EP3C40F324C8N EP3C40F484C8 EP3C40F484C8N EP3C40F484I7N EP3C40F780C6N EP3C40Q240C8N
logic integrated circuits
,programmable logic array ic
Programme programmable de champ d'ICS de logique d'EP3C40F324C8N EP3C40F484C8 EP3C40F484C8N EP3C40F484I7N EP3C40F780C6N EP3C40Q240C8N
La puissance faible FPGAs
- Consommation de la puissance faible avec l'écoulement puissance-averti de basse puissance de technologie transformatrice de TSMC et de conception d'Altera®
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L'opération de basse puissance offre les avantages suivants :
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La vie de batterie prolongée pour des applications portatives et tenues dans la main
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Coûts du système de refroidissement réduits ou éliminés
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Opération dans les environnements thermique-contestés
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Appui chaud-socketing d'opération
Dispositif de sécurité de conception
Les dispositifs du cyclone III LS offrent les dispositifs de sécurité suivants de conception :
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Sécurité de configuration utilisant la norme avancée de chiffrage (AES) avec la clé volatile de 256 bits
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Conduisant l'architecture optimisée pour l'écoulement de séparation de conception avec le logiciel de Quartus® II
■L'écoulement de séparation de conception réalise l'isolement physique et fonctionnel entre les séparations de conception
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Capacité de désactiver le port externe de JTAG
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Indicateur de cycle de la détection des erreurs (ED) à creuser
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Fournit un passage ou échoue l'indicateur à chaque cycle d'ED
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Fournit la visibilité au-dessus du changement intentionnel ou involontaire de la configuration
peu de mémoire à accès sélectif (FOURREZ)
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La capacité d'exécuter le zeroization pour dégager le contenu de la logique de FPGA, FOURRENT, mémoire incluse, et clé d'AES
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L'oscillateur interne permet des capacités de moniteur système et de contrôle de santé
Intégration de système accrue
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Mémoire-à-logique et rapport élevés de multiplicateur-à-logique
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Le compte élevé d'entrée-sortie, bas-et les dispositifs de milieu de gamme de densité pour l'entrée-sortie d'utilisateur ont contraint
applications
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L'entrée-sortie réglable a massacré des taux pour améliorer l'intégrité du signal
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Soutient des normes d'entrée-sortie telles que LVTTL, LVCMOS, SSTL, HSTL, PCI, PCI-X, LVPECL, autobus LVDS (BLVDS), LVDS, mini-LVDS, RSDS, et PPDS
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Soutient la caractéristique de calibrage d'arrêt de sur-puce de multi-valeur (OCT.) pour éliminer des variations au-dessus du processus, de la tension, et de la température (PVT)
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Quatre boucles à verrouillage déphasé (PLLs) par dispositif fournir la gestion et la synthèse robustes d'horloge pour la gestion d'horloge de dispositif, la gestion externe d'horloge système, et les interfaces d'entrée-sortie
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Cinq sorties par PLL
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Cascadable pour sauver I/Os, soulagez le cheminement de carte PCB, et réduisez la frousse
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Dynamiquement reconfigurable pour changer le déphasage, la multiplication ou la division de fréquence, ou chacun des deux, et la fréquence d'entrée dans le système sans modifier le dispositif
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Mise à jour de système distant sans aide d'un contrôleur externe
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Circuits cycliques consacrés de contrôleur de code de redondance pour détecter le renversement de simple-événement
Questions (SEU)
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Processeur incorporé par II de Nios® pour la famille de dispositif du cyclone III, le coût bas de offre et le coutume-ajustement inclus traitant des solutions
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