Dispositifs logiques programmables de complexe de XC2C64A-7VQG100C CPLD IC 64MC 6.7NS 100VQFP
100VQFP CPLD IC
,64MC CPLD IC
,XC2C64A-7VQG100C
Caractéristiques
• Optimisé pour les systèmes 1.8V
- Aussi rapidement que 4,6 retards de logique de goupille-à-goupille de NS
- Aussi bas que le courant tranquille de 15 μA
• Les meilleur 0,18 microns CMOS CPLD de l'industrie
- Architecture optimisée pour la synthèse efficace de logique
- opération d'entrée-sortie de Multi-tension — 1.5V à 3.3V
• Disponible dans des options multiples de paquet
- 44-pin VQFP avec 33 l'utilisateur I/Os
- 48-land QFN avec 37 l'utilisateur I/Os
- 56-ball CP BGA avec 45 l'utilisateur I/Os
- 100-pin VQFP avec 64 l'utilisateur I/Os
- disponible sans Pb pour tous les paquets
• Caractéristiques du système avancées
- Le plus rapidement dans la programmation système · ISP 1.8V utilisant IEEE 1532 (JTAG) interfaces - essai de balayage de frontière d'IEEE1149.1 JTAG
- Entrée facultative de Schmitt-déclencheur (par goupille)
- Deux banques distinctes d'entrée-sortie - génération 100% de terme de produit de RealDigital CMOS
- Modes de synchronisation flexibles · DualEDGE facultatif a déclenché des registres
- Options globales de signal avec le contrôle de macrocell
· Horloges globales multiples avec la sélection de phase par macrocell
· La sortie globale multiple permet · Ensemble/remise globaux
- Les horloges efficaces de terme de contrôle, sortie permet, et ensemble/remises pour chaque macrocell et partagées à travers des blocs de fonction
- Sécurité avancée de conception
- Autobus-prise facultative, état 3, ou cabreur faible sur les goupilles choisies d'entrée-sortie
- option de sortie d'Ouvert-drain pour commande Câbler-OU et de LED
- Raisons configurables facultatives sur I/Os inutilisé
- Tensions mélangées d'entrée-sortie compatibles avec des niveaux de la logique 1.5V, 1.8V, 2.5V, et 3.3V
- Architecture de PLA · Conservation supérieure de pinout
· routability 100% de terme de produit à travers le bloc de fonction
- Que l'on peut brancher chauds se rapportent à la fiche technique de famille de CoolRunner™-II pour la description d'architecture.
Technologie de conception de RealDigital
Xilinx® CoolRunner-II CPLDs sont fabriqués sur une technologie transformatrice de 0,18 microns qui est dérivée du développement de produit de FPGA de bord d'attaque. CoolRunner-II CPLDs utilisent RealDigital, une technique de conception qui se sert de la technologie de CMOS dans la fabrication et la méthodologie de conception. La technologie de conception de RealDigital utilise une cascade de portes de CMOS pour mettre en application la somme de produits au lieu de la méthodologie traditionnelle d'amplificateur de sens. En raison de cette technologie, Xilinx CoolRunner-II CPLDs réaliser la haute performance et l'opération de puissance faible.
Attributs de produit
Statut de produit
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Actif
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Type programmable
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Dans le système programmable
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Tpd de temps de retard (1) maximum
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6,7 NS
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Approvisionnement de tension - interne
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1.7V | 1.9V
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Nombre d'éléments logiques/de blocs
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4
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Nombre de Macrocells
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64
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Nombre de portes
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1500
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Nombre d'entrée-sortie
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64
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Température de fonctionnement
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0°C | 70°C (VENTRES)
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Montage du type
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Bâti extérieur
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Paquet/cas
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100-TQFP
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Paquet de dispositif de fournisseur
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100-VQFP (14x14)
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Nombre bas de produit
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XC2C64
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ATTRIBUT | DESCRIPTION |
---|---|
Statut de RoHS | ROHS3 conforme |
Niveau de sensibilité d'humidité (MSL) | 3 (168 heures) |
Statut de PORTÉE | ATTEIGNEZ inchangé |
ECCN | EAR99 |
HTSUS | 8542.39.0001 |
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