CY7C1328G-133AXI puce électronique puce de Circuit intégré 4-Mbit (256K x 18) SRAM de synchronisation DCD en pipeline

CY7C1328G 4-Mbit (256K x 18) SRAM de synchronisation DCD en pipeline

Caractéristiques

• Entrées et sorties enregistrées pour un fonctionnement en pipeline

• Optimal pour les performances (désélectionner Double-Cycle)

— Expansion en profondeur sans état d'attente

• Architecture d'E/S communes 256 K × 18

• Alimentation principale de 3,3 V (VDD)

• Alimentation 3,3 V/2,5 VI/S (VDDQ)

• Temps d'horloge à sortie rapides

— 2,6 ns (pour appareil 250 MHz)

• Fournir un taux d'accès 3-1-1-1 hautes performances

• Compteur de rafales sélectionnable par l'utilisateur prenant en charge les séquences de rafales linéaires ou entrelacées Intel® Pentium®

• Stroboscopes d'adresse de processeur et de contrôleur séparés

• Écritures synchronisées synchrones

• Activation de la sortie asynchrone

• Disponible en boîtier TQFP 100 broches sans plomb

• Option de mode veille "ZZ"

mode d'emploi

La SRAM CY7C1328G intègre 256K x 18 cellules SRAM avec des circuits périphériques synchrones avancés et un compteur à deux bits pour un fonctionnement en rafale interne.Toutes les entrées synchrones sont contrôlées par des registres contrôlés par une entrée d'horloge déclenchée par un front positif (CLK).Les entrées synchrones comprennent toutes les adresses, toutes les entrées de données, l'activation de la puce de pipeline d'adresses (CE1), l'activation de la puce d'extension en profondeur (CE2 et CE3), les entrées de contrôle de rafale (ADSC, ADSP et ADV), l'activation d'écriture (BW[A : B] et BWE) et Global Write (GW).Les entrées asynchrones incluent l'activation de sortie (OE) et la broche ZZ.

Les adresses et les validations de puce sont enregistrées sur le front montant de l'horloge lorsque le processeur d'échantillonnage d'adresse (ADSP) ou le contrôleur d'échantillonnage d'adresse (ADSC) sont actifs.Les adresses de rafales suivantes peuvent être générées en interne sous contrôle de la broche Advance (ADV).

L'adresse, les entrées de données et les commandes d'écriture sont enregistrées sur la puce pour lancer un cycle d'écriture auto-temporisé. Cette partie prend en charge les opérations d'écriture d'octets (voir Description des broches et table de vérité pour plus de détails).Les cycles d'écriture peuvent avoir une largeur d'un à deux octets, comme contrôlé par les entrées de commande d'écriture d'octets.GW active LOW provoque l'écriture de tous les octets.Ce dispositif intègre un registre d'activation en pipeline supplémentaire qui retarde la désactivation des tampons de sortie d'un cycle supplémentaire lorsqu'une désélection est exécutée. Cette fonctionnalité permet une extension en profondeur sans pénaliser les performances du système.

Le CY7C1328G fonctionne à partir d'une alimentation principale de +3,3 V tandis que toutes les sorties fonctionnent avec une alimentation de +3,3 V ou de +2,5 V.Toutes les entrées et sorties sont compatibles avec la norme JEDEC JESD8-5.

Notes maximales

(Au-delà de laquelle la durée de vie utile peut être altérée. Pour les directives d'utilisation, non testé.)

Température de stockage ................................................ .... –65°C à +150°C

Température ambiante sous tension..................–55°C à +125°C

Tension d'alimentation sur V_JJPar rapport à GND................................ –0,5 V à +4,6 V

Tension d'alimentation sur V_DDQPar rapport à GND ....................... –0,5V à +V_JJ

Tension CC appliquée aux sorties en tri-sta.................. –0,5 V à V_DDQ+ 0,5V

Tension d'entrée CC .................................................. ........ –0,5V à V_JJ+ 0,5V

Courant dans les sorties (BAS) ................................................ .................. 20mA

Tension de décharge statique .................................................. ................ > 2001V

(selon MIL-STD-883, méthode 3015)

Courant de verrouillage .................................................. .......................... > 200mA

Schéma fonctionnel

Schéma du package

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